1. Signal Generator
2. JK Flip-Flop 74LS112
3. LED
4. Switch SPDT
5. Power (VCC)
3. Rangkaian Simulasi [kembali]
4. Prinsip Kerja Rangkaian [kembali]
Rangkaian pada percobaan 1 ini merupakan rangkaian Asyncronous
Binary Counter, dimana output flip-flop yang digunakan akan berubah dari
kondisi '0' ke '1' secara berurutan langkah demi langkah, karena flip-flop yang
dikendalikan oleh clock hanya flip-flop paling ujung. Untuk flip-flop
selanjutnya, Clock didapat dari Q'. Pada flip flop ini terdapat kaki S (Set)
untuk mengatur keluaran flip-flop menjadi berlogika ‘1’ dan
kaki R (Reset) yang berfungsi untuk mereset keluaran flip-flop menjadi
berlogika ‘0’, kaki J dan K adalah input sedangkan kaki Q dan Q' sebagai
output flip-flop.
Tabel kebenaran JK Flip-Flop
Pada rangkaian ini, input clock JK Flip-Flop IC 74LS112 bersifat
active low sehingga inputnya akan berubah pada saat input clock berlogika ‘0’.
Input S dan R adalah input asingkron flip-flop. Input S dan R beroperasi secara
independen. Jika S berlogika ‘1’ maka flip-flop berada dalam kondisi operasi
Asynchronous reset yang menghasilkan ouutput Q dan Q’ berlogika ‘0’ dan ‘1’. Jika
S berlogika ‘0’ dan R berlogika ‘1’ maka flip-flop berada dalam kondisi operasi
Asynchronous set yang menghasilkan output Q dan Q’ berlogika ‘1’ dan ‘0’. Jika S
berlogika ‘0’ dan R berlogika ‘0’ maka flip-flop berada dalam mode operasi prohibited
(larangan) yang menghasilkan output Q dan Q’ berlogika ‘1’ dan ‘1’. Input J dan
K flip-flop dihubungkan ke VCC sehingga mendapat logika ‘1’. Hal ini dilakukan
agar flip-flop bekerja dengan mode operasi Toggle dimana outputnya itu akan berlawanan
dengan output sebelumnya, counter beroperasi pada flip-flop dengan mode Toggle.
Pada saat clock berlogika ‘1’ atau
belum aktif, maka semua output Q akan berlogika ‘0’ dan semua output Q’
berlogika ‘1’. Pin Q’ yang berlogika ‘1’ masing-masing IC dihubungkan ke input
clock flip-flop setelahnya, sehingga masing-masing clock berlogika ‘1’. Pada saat
kondisi ini, semua LED tidak aktif.
Pada saat clock berlogika ‘0’ atau
aktif pertama kali maka akan memicu perubahan kondisi output, karena pin J dan
K U3:A berlogika ‘1’, maka output akan berlawanan (toggle) Q akan berlogika ‘1’
dan Q’ akan berlogika ‘0’ pada U3:A. Sedangkan pada U3:B karena clock diinputkan
dari Q’ yang berlogika ‘0’ maka outputnya toggle sehingga Q berlogika ‘1’ dan Q’
berlogika ‘0’ pada U3:B, begitu juga dengan U4:A dan U4:B, sehingga output
semua Q berlogika 1111. Pada kondisi ini semua LED menjadi aktif merepresentasikan
angka 0.
Pada saat clock aktif kedua kali maka akan kembali memicu perubahan kondisi output, karena pin J dan pin K U3:A berlogika ‘1’ maka output menjadi toggle, sehingga Q berlogika ‘0’ dan Q’ berlogika ‘1’ pada U3:A. Kemudian pada U3:B karena clock diinputkan dari Q’ yang berlogika ‘1’ maka disini tidak terjadi perubahan pada output. Dikarenakan sebelumnya U3:B tidak mengalami perubahan output, maka pada U4:A juga tidak ada perubahan pada outputnya. Begitu juga dengan U4:B, sehingga input untuk ABCD berlogika 0111. Pada kondisi ini hanya LED 1 yang tidak aktif. Perubahan kondisi logika output ini terus bergantian seiring dengan perubahan logika clock pada saat active low, begitu juga seterusnya hingga mencapai hitungan ke-15 dan selanjutnya kembali direset ke hitungan ke-0 atau ke awal. Pada saat LED hidup menandakan berlogika 1 sedangkan LED mati menandakan berlogika 0.
5. Video Rangkaian [kembali]
6. Analisa [kembali]
Percobaan 1:
1. Analisa percobaan output dari jk
flip-flop kedua, ketiga, dan keempat, apa beda dengan JK Flip-Flop 1?
Jawab:
Gambar di atas merupakan timing diagram dari counter asynchronous jk flip flop 4 bit. Dari gambar timing diagram counter Asynchoronous JK flip-flop 4 bit di atas, dapat di lihat bahwa output dari jk flip-flop 1 (H0) itu waktu keluaran outputnya akan sama dengan waktu perubahan dari clock. Untuk keluaran kedua (H1) memiliki waktu yang lebih lama dari H0, karena keluaran kedua menunggu input clock dari keluaran yang pertama. Untuk keluaran ketiga (H2) memiliki waktu yang lebih lama dari H0 dan H1, karena keluaran ketiga menunggu input clock dari keluaran yang kedua sedangkan yang keluaran kedua menunggu inputan clock dari keluaran pertama. Untuk keluaran keempat (H3) memiliki waktu yang lebih lama dari H0, H1 dan H2, karena keluaran keempat menunggu input clock dari keluaran yang ketiga sedangkan yang keluaran ketiga menunggu inputan clock dari keluaran kedua dan keluaran kedua menunggu inputan clock dari keluaran pertama. Karena clock nya hanya terdapat pada jk flip flop yang pertama, makan untuk keluaran kedua, ketiga, dan keempat membutuhkan waktu yang lebih lama dari keluaran sebelumnya. Perbedaan dengan JK flip flop pertama yaitu JK flip-flop petama menerima clock langsung dari sinyal clock nya, sedangkan JK flip-flop yang lain menerima clock dari output Q’ JK flip-flop yang sebelumnya.
2. Analisa output dari rangkaian counter dan tentukan jenis counternya (Up atau Down) dan jelaskan kenapa!
Jawab:
Rangkaian
pada percobaan terdiri dari 4 buah flip-flop yang dihubungkan secara seri
dengan hanya 1 buah flip-flop yang dihubungkan ke clock sebagai input pada
rangkaian. Ketika pulsa pertama datang dari clock (1 ke 0), maka output QA akan
berubah dari ‘0’ menjadi ‘1’. Output QB akan tetap ‘0’ karena pulsa yang masuk pada
flip-flop B berubah dari ‘1’ menjadi ‘0’. Begitu juga pada flip-flop C dan D,
sehingga output yang ditampilkan
DCBA=0001. Kemudian pulsa kedua akan masuk dan flip-flop akan bekerja seperti
sebulumnya hingga tampilan pada DCBA=1111. Pada saat pulsa yang ke 16 datang
maka output akan kembali semula (DCBA=0000). Sehingga dari percobaan yang telah
dilakukan, rangkaian counter yang digunakan pada percobaan tersebut termasuk
jenis Down Counter karena pencacahan bilangan berurut dari bawah ke atas.
Tidak ada komentar:
Posting Komentar